在各类先进工艺的支撑下，WLP、2.5D/3D、SIP 封装等成为当前较为主流的先 进封装技术路线： 

晶圆级封装（WLP，Wafer Level Packaging）：采用RDL技术，封装尺寸 接近芯片本体，成本优势显著，适用于手机 AP/PMIC 等消费电子； 

2.5D 封装：通过硅中介层实现多芯片并列互联，核心应用于高性能计算、AI、 数据中心，代表方案为台积电 CoWoS； 

3D 封装：利用 TSV 垂直堆叠芯片，大幅降低封装面积，核心应用于 HBM 存储、移动设备、IoT、AI芯片等； 

SIP封装：将多个功能芯片及无源元件集成于单一封装体内的技术方案，旨 在有限封装尺寸内实现系统或子系统的完整功能，广泛应用于消费电子、通 信、生物医疗及计算机领域等。

Bump、RDL、WLP、TSV、Hybrid Bonding等是实现先进封装的关键技术。一 般而言，用到以上封装技术的均可称之为先进封装。凸点（Bump）及混合键合（Hybrid Bonding）技术 Bump取代传统封装中的引线键合，提高连接I/O连接数与封装集成度。凸点指 通过在芯片表面形成的导电性突起结构，直接或间接连接芯片电极，其核心功能 是在倒装芯片键合中替代传统引线，实现芯片有源面向下与基板布线层的三维互 连，同时承担电气互联、热管理传导及机械应力支撑三重作用。

Bump 技术以几 何倍数提高了单颗芯片引脚数的物理上限，进而大幅提高了芯片封装的集成度、 缩小了模组体积，广泛应用于WLP、CSP、2.5D/3D等先进封装。 

凸点制备方法有蒸发溅射法、电镀法、化学镀法、机械打球法、焊膏印刷法和植 球法，其中焊膏印刷法主要用于200μm以上凸点，植球法用于制造60-200μm 的凸点，电镀法用于制造60μm以下的凸点。
不同封装层级的凸点大小差异；凸点制备方法比较不同凸点制造技术的工艺流程随着Bump尺寸与节距持续微缩至10μm以下，并逐步被Hybrid Bonding（混 合键合）替代，该技术通过Cu-Cu原子扩散实现无凸点直接键合，消除界面物理 障碍，实现芯片垂直互连，具有超高密度互联、工艺简化、结构微型化等优点。凸点键合和混合键合流程对比重布线层（RDL，Re-distributed layer）技术RDL技术是在XY平面进行电气延伸，通过重新分配芯片的I/O引脚位置，将多 个芯片集成到单个封装中。
RDL在晶圆表面沉积形成金属层和相应的介质层，并 形成金属布线，将 IC的输入/输出（I/O）重新分配到新位置。新位置通常位于芯 片边缘，可以使用标准表面贴装技术将 IC 连接到印刷电路板。RDL 技术使设计 人员能够以紧凑且高效的方式放置芯片，从而减少器件的整体占地面积。RDL生产通常采用电镀法与大马士革工艺法，其中电镀法成本低，适合中低密度 封装（线宽/间距≥5μm）；大马士革工艺法适用于高密度封装（线宽/间距≤2μm）， 如台积电CoWoS技术。
RDL技术的工艺流程（以电镀法为例）硅通孔工艺（TSV） 硅通孔（TSV）技术是在芯片或晶圆之间创建并填充金属等导电材料的垂直导电 孔，以此实现芯片间的垂直互连，是实现2.5D/3D封装的核心工艺。该技术将芯 片上下层或芯片正面与背面的互连路径显著缩短，从而将传统的平面芯片结构扩 展为垂直堆叠的结构。
TSV 的主要优势在于能够有效降低寄生电容和电感，从而 实现芯片间更低的功耗和更高的数据传输速度，同时还能增加带宽并实现封装的 小型化。
TSV技术的示意图TSV的核心制造流程主要包括以下几个步骤：首先，利用深反应离子刻蚀（DRIE） 技术来形成 TSV 通孔。接着，通过等离子增强化学气相沉积（PECVD）工艺制 备介电层，随后采用物理气相沉积（PVD）技术制作阻挡层和种子层。完成这些 基础层后，使用电镀铜（Cu）将通孔填满。
最后，通过化学机械抛光（CMP）去 除多余的金属材料，确保表面平整。若要实现三维（3D）集成，还需要额外进行 晶圆减薄和薄晶键合等关键步骤。由于铜（Cu）能显著提升通孔性能，因此Via Middle（中通孔）和Via-Last（后通孔）成为了主流的 TSV 制造方案。